作者：米樂

SEMI旗下ESD聯(lián)盟發(fā)布最新電子設(shè)計市場數(shù)據(jù)（EDMD）報告，2024年Q4 EDA行業(yè)收入同比增長11%，達(dá)49億美元。 盡管中國市場表現(xiàn)疲軟，但全球EDA行業(yè)仍保持穩(wěn)健增長，部分細(xì)分領(lǐng)域（如PCB設(shè)計、封裝設(shè)計）增長顯著。

EDA呈現(xiàn)著意料之外的增長態(tài)勢。

?01全球EDA行業(yè)整體表現(xiàn)

EDA軟件行業(yè)主要受技術(shù)驅(qū)動，具有較高的技術(shù)、人才儲備、用戶協(xié)同、資金規(guī)模等壁壘，市場集中度較高。長期以來，中國EDA市場由國際EDA企業(yè)Cadence、Synopsys、Siemens EDA三大巨頭壟斷，前三大企業(yè)占比超70%。

是什么讓EDA增長？

首先，對邊緣計算和高性能計算(HPC)?芯片的需求不斷增長，推動了對更復(fù)雜和自動化的?EDA?解決方案的需求。

云端解決方案的日益普及是另一個主要的增長動力，它實現(xiàn)了無縫協(xié)作，并提升了全球設(shè)計團(tuán)隊的可訪問性。企業(yè)越來越多地將人工智能和機(jī)器學(xué)習(xí)算法集成到其工作流程中，以優(yōu)化設(shè)計準(zhǔn)確性和效率，減少代價高昂的錯誤并加快產(chǎn)品上市時間。

此外，特定領(lǐng)域電子產(chǎn)品設(shè)計的興起，以及對物聯(lián)網(wǎng)和人工智能應(yīng)用節(jié)能芯片組的日益關(guān)注，預(yù)計將推動EDA解決方案的創(chuàng)新。半導(dǎo)體公司和EDA解決方案提供商加大研發(fā)投入，以及加強(qiáng)戰(zhàn)略合作，將進(jìn)一步擴(kuò)大市場潛力。

按產(chǎn)品類別來看：

CAE（計算機(jī)輔助工程）：增長10.9%，達(dá)16.969億美元（四季度移動平均+12.3%）。

IC物理設(shè)計與驗證：增長15.4%，達(dá)7.979億美元（移動平均+8.1%）。

PCB & MCM（印刷電路板?&?多芯片模塊）：增長15.9%，達(dá)4.762億美元（移動平均+8.3%）。

半導(dǎo)體IP（SIP）：增長7.9%，達(dá)17.607億美元（但已報告公司IP收入下滑，未報告公司如Arm增長21%）。

服務(wù)收入：增長11%，達(dá)1.956億美元（移動平均+26.2%），反映設(shè)計需求旺盛但人才短缺。

按細(xì)分領(lǐng)域來看：

IC封裝設(shè)計：增長70%（年收入8400萬美元），部分因分類統(tǒng)計偏差，但仍體現(xiàn)先進(jìn)封裝需求激增。

分辨率增強(qiáng)技術(shù)：受中國廠商四重曝光（非EUV）需求推動，增長顯著。

服務(wù)外包趨勢：企業(yè)設(shè)計需求超出內(nèi)部能力，推動外包服務(wù)增長11%。

多家公司正在提供集成人工智能和機(jī)器學(xué)習(xí)等尖端技術(shù)的電子設(shè)計自動化解決方案，以減輕設(shè)計工程師的工作量。例如，2021年7月，美國Cadence?設(shè)計系統(tǒng)公司推出了機(jī)器學(xué)習(xí)工具Cerebrus Intelligent Chip Explorer，旨在實現(xiàn)芯片設(shè)計流程自動化，提高設(shè)計工程師的工作效率。此外，2021年12月，美國Nexar(Altium Limited旗下公司)與美國SnapEDA合作，通過提供計算機(jī)輔助設(shè)計(CAD)模型和軟件，提升印刷電路板(PCB)設(shè)計的性能，并幫助工程師更快地設(shè)計電子電路。因此，降低集成電路設(shè)計復(fù)雜性的需求推動了對EDA解決方案的需求，從而推動了該市場的增長。

?02AI助力開啟EDA新時代

EDA廠商現(xiàn)在運(yùn)用AI技術(shù)來優(yōu)化EDA軟件引擎、流程和工作流。構(gòu)建利用AI的高質(zhì)量引擎對于實現(xiàn)可擴(kuò)展、可靠的結(jié)果至關(guān)重要。AI算法模型必須可驗證、準(zhǔn)確和穩(wěn)健，以確保在整個企業(yè)使用時的安全性，并能始終給出一致、可持續(xù)的結(jié)果。

AI技術(shù)在西門子EDA解決方案中被應(yīng)用于三個不同的重點(diǎn)領(lǐng)域：核心技術(shù)、流程優(yōu)化和提供可擴(kuò)展的開放平臺。其用途主要圍繞增強(qiáng)工程師能力，提高工程師的生產(chǎn)力以及捕捉設(shè)計團(tuán)隊內(nèi)的知識。AI可用于深入了解IC設(shè)計，幫助理解問題的根本原因，并避免未來可能出現(xiàn)的潛在問題。利用AI實現(xiàn)自動化以及驗證AI結(jié)果的能力至關(guān)重要。可驗證、可追溯和開放性是EDA應(yīng)用對AI的核心需求。在AI賦能的西門子EDA解決方案中，可驗證引擎是建立在準(zhǔn)確性、穩(wěn)健性、領(lǐng)域?qū)I(yè)知識及可用性的基礎(chǔ)上，繼而確保在處理數(shù)據(jù)時，AI算法能夠給出可預(yù)測、可重復(fù)且有價值的結(jié)果。在一些情況下，當(dāng)驗證無法自動化時，需要有一位具備專業(yè)知識的人參與，以對結(jié)果進(jìn)行評估并確保其正確性。在市場上經(jīng)過十多年的不斷完善和成功，西門子EDA深諳擴(kuò)展可信、可驗證的AI平臺的必備條件。

AI在EDA工具中的應(yīng)用可以分為幾個關(guān)鍵方面。首先是處理繁重的重復(fù)性任務(wù)。芯片設(shè)計過程中有許多需要反復(fù)驗證和優(yōu)化的環(huán)節(jié)，例如功耗模擬、熱量分布分析以及邏輯驗證等。傳統(tǒng)方法往往需要工程師花費(fèi)數(shù)周甚至數(shù)月的時間進(jìn)行調(diào)整，而AI算法可以在短時間內(nèi)完成這些任務(wù)，并且精度更高。例如，Synopsys推出的一系列AI驅(qū)動的EDA工具，能夠快速完成從系統(tǒng)架構(gòu)定義到設(shè)計實施、驗證和制造的全流程任務(wù)。這不僅大幅縮短了設(shè)計周期，還減少了對工程師數(shù)量的需求。

其次，AI在芯片設(shè)計中展現(xiàn)了強(qiáng)大的優(yōu)化能力。以谷歌的AlphaChip為例，這款基于強(qiáng)化學(xué)習(xí)的AI工具能夠在芯片布局設(shè)計中實現(xiàn)“超人”級別的表現(xiàn)。通過對前幾代芯片設(shè)計數(shù)據(jù)的學(xué)習(xí)，AlphaChip可以快速生成復(fù)雜的芯片布局方案，將傳統(tǒng)設(shè)計師需要數(shù)周完成的工作壓縮到幾個小時內(nèi)。更重要的是，AI生成的設(shè)計方案往往能夠在性能、功耗和散熱等方面達(dá)到更優(yōu)的平衡。谷歌的張量處理單元（TPU）就是一個典型案例，其每一代產(chǎn)品的設(shè)計都得益于AI工具的優(yōu)化。

此外，生成式人工智能（GenAI）也開始在EDA工具中嶄露頭角。與傳統(tǒng)的AI技術(shù)不同，GenAI更像是一個智能助手，能夠通過學(xué)習(xí)現(xiàn)有數(shù)據(jù)生成新的設(shè)計方案或提供設(shè)計建議。例如，Synopsys的GenAI技術(shù)可以快速瀏覽長達(dá)數(shù)百頁的芯片設(shè)計規(guī)格文檔，并提取出關(guān)鍵信息供設(shè)計師參考。這種能力不僅提高了設(shè)計效率，還降低了設(shè)計師在面對復(fù)雜項目時的認(rèn)知負(fù)擔(dān)。更有趣的是，GenAI還能協(xié)助代碼優(yōu)化和驗證約束提取等任務(wù)，為設(shè)計師提供更具指導(dǎo)性的建議。

然而，AI驅(qū)動的EDA工具并非沒有局限性。當(dāng)前最大的挑戰(zhàn)在于數(shù)據(jù)的可用性。每家芯片設(shè)計公司都擁有自己的專有知識產(chǎn)權(quán)和設(shè)計數(shù)據(jù)，而這些數(shù)據(jù)通常不會被共享。這意味著AI工具只能基于有限的數(shù)據(jù)進(jìn)行訓(xùn)練，難以跨公司或跨領(lǐng)域?qū)崿F(xiàn)通用化設(shè)計。此外，AI在芯片設(shè)計中的應(yīng)用還處于早期階段，完全依賴AI進(jìn)行端到端設(shè)計的目標(biāo)雖然令人興奮，但距離實現(xiàn)仍有一定距離。

?03未來展望

隨著半導(dǎo)體行業(yè)進(jìn)入后摩爾時代，Chiplet技術(shù)的興起正在深刻改變芯片設(shè)計和制造的范式。這種將大型單顆SoC拆解為多個小芯片再通過先進(jìn)封裝集成的技術(shù)路線，不僅延續(xù)了性能提升的路徑，更對EDA工具鏈提出了全新的需求。

傳統(tǒng)EDA工具主要面向單顆芯片的前后端設(shè)計流程，而Chiplet技術(shù)需要工具支持從架構(gòu)探索階段的芯片分解、互連拓?fù)湓O(shè)計，到封裝級的信號完整性分析、熱仿真等全流程協(xié)同優(yōu)化。這促使EDA廠商必須重構(gòu)其工具架構(gòu)，開發(fā)支持異構(gòu)集成設(shè)計的新平臺。以Synopsys的3DIC Compiler和Cadence的Integrity 3D-IC平臺為代表，行業(yè)已經(jīng)出現(xiàn)專門針對Chiplet設(shè)計的工具套件，這些工具需要處理硅中介層布線、微凸點(diǎn)陣列優(yōu)化、跨die時鐘同步等全新挑戰(zhàn)。值得注意的是，封裝工具的市場規(guī)模正在從輔助角色轉(zhuǎn)向關(guān)鍵路徑，Yole預(yù)測先進(jìn)封裝EDA市場將在2025年突破5億美元，年復(fù)合增長率顯著高于傳統(tǒng)EDA工具。

從技術(shù)演進(jìn)角度看，EDA工具與IP的協(xié)同設(shè)計能力將成為競爭關(guān)鍵。EDA廠商的IP業(yè)務(wù)仍嚴(yán)重依賴傳統(tǒng)接口協(xié)議（如USB、PCIe）的版稅收入，這些標(biāo)準(zhǔn)化IP正逐漸淪為紅海市場。一個典型的案例是，RISC-V生態(tài)的崛起雖然擴(kuò)大了處理器IP市場的整體規(guī)模，但主要受益者卻是SiFive等新興公司，而非傳統(tǒng)EDA三巨頭。這種分化趨勢預(yù)示著，未來EDA廠商可能需要重新評估其IP戰(zhàn)略，是將資源集中在特定高性能IP的深度開發(fā)，還是通過并購擴(kuò)展IP組合的廣度。

臺積電的3DFabric聯(lián)盟數(shù)據(jù)顯示，采用Chiplet設(shè)計的客戶平均需要整合來自8-12個不同供應(yīng)商的IP模塊，這對設(shè)計工具的統(tǒng)一接口和驗證流程提出了極高要求。領(lǐng)先的EDA廠商已經(jīng)開始構(gòu)建"設(shè)計-驗證-封裝"的全集成平臺，例如Cadence的Cerebrus智能芯片設(shè)計系統(tǒng)能夠自動優(yōu)化Chiplet的布局與互連方案。但挑戰(zhàn)在于，隨著Chiplet異構(gòu)集成度的提升，設(shè)計空間呈指數(shù)級增長，傳統(tǒng)仿真方法已無法滿足需求。這解釋了為何各大廠商都在加速布局AI驅(qū)動的設(shè)計工具，Synopsys的DSO.ai和Cadence的JedAI平臺都在嘗試用機(jī)器學(xué)習(xí)算法來解決Chiplet協(xié)同優(yōu)化的復(fù)雜性問題。未來五年，能夠提供從架構(gòu)探索到物理實現(xiàn)完整解決方案的EDA平臺，將在Chiplet時代獲得更大的話語權(quán)。