名稱：花樣流水燈設(shè)計(jì)DE1-SOC開發(fā)板按鍵控制verilog（代碼在文末下載）

軟件：Quartus II

語(yǔ)言：Verilog

代碼功能：

輸入時(shí)鐘50MHz，控制10個(gè)led燈，間隔 0.1s 輪流點(diǎn)亮，撥動(dòng)開關(guān)控制花式流水，至少完成兩個(gè)樣式。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在DE1-SOC開發(fā)板驗(yàn)證，其他開發(fā)板可修改管腳適配，板子如下：

部分代碼展示:

//間隔?0.1s?輪流點(diǎn)亮
module?light_water(
input?clk,//50MHz
input?SW,//撥動(dòng)開關(guān)控制花式流水,至少完成兩個(gè)樣式
output?reg?[9:0]?led//10個(gè)led燈
);
parameter?div_num=32'd5_000_000;//仿真時(shí)將5_000_000改為500
reg?[31:0]?count=32'd0;
always@(posedge?clk)
if(count>=div_num)//50M分頻到10Hz
count<=32'd0;
else
count<=count+32'd1;
reg?clk_10Hz=0;
always@(posedge?clk)
if(count>=div_num/2)//50M分頻到10Hz
clk_10Hz<=1;
else
clk_10Hz<=0;
reg?[3:0]?led_cnt=4'd0;//0~9
always@(posedge?clk_10Hz)
if(led_cnt>=4'd9)
led_cnt<=4'd0;
else
led_cnt<=led_cnt+4'd1;//計(jì)數(shù)
always@(posedge?clk)
if(SW==1)//方向1
case(led_cnt)

設(shè)計(jì)文檔：

工程文件

程序文件

程序編譯

管腳分配

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