名稱：Quartus微波爐控制器Verilog代碼遠(yuǎn)程云端平臺

軟件：Quartus

語言：Verilog

代碼功能：

微波爐控制器設(shè)計：

具有復(fù)位、設(shè)置時間和檔位的功能；

可以控制啟動可暫停；

設(shè)置完成后開始倒計時；

結(jié)束時有提示，有檔位指示燈。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在遠(yuǎn)程云端平臺驗證，遠(yuǎn)程云端平臺如下，其他遠(yuǎn)程云端平臺可以修改管腳適配：

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

狀態(tài)控制模塊

時間設(shè)置模塊

顯示模塊

部分代碼展示:

//微波爐頂層模塊
module?microwave_top(clk_1K,?test_key,reset_key,?time_key,?fire_key,?start_key,?stop_key,?bell,?fire_led,?segment,?bit_sel);
???input????????clk_1K;//1KHz
???input????????reset_key;//復(fù)位按鍵
input??test_key;//測試按鍵
???input????????time_key;//設(shè)置時間
???input????????fire_key;//設(shè)置檔位
???input????????start_key;//啟動
???input????????stop_key;//暫停
???
???output???????bell;//結(jié)束提示
???output?[1:0]?fire_led;//檔位指示燈
output?[7:0]?segment;//數(shù)碼管段選顯示
output?[3:0]?bit_sel;//數(shù)碼管位選顯示
???
???wire?[2:0]???state_out;
???wire?[3:0]???minute_ten_display;
???wire?[3:0]???minute_one_display;
???wire?[3:0]???second_ten_display;
???wire?[3:0]???second_one_display;
????//狀態(tài)控制模塊
???state_ctrl?i_state_ctrl(
???.clk_1K(clk_1K),?
???.reset_key(reset_key),?
???.start_key(start_key),?
???.stop_key(stop_key),?
???.minute_ten(minute_ten_display),?
???.minute_one(minute_one_display),?
???.second_ten(second_ten_display),?
???.second_one(second_one_display),?
???.bell(bell),?
???.state_out(state_out),
???.fire_key(fire_key),?
???.fire_led(fire_led)
???);
//時間控制模塊
???time_set?i_time_set(
???.clk_1K(clk_1K),?
.test_key(test_key),
???.reset_key(reset_key),?
???.time_key(time_key),?
???.state_out(state_out),?
???.minute_ten_display(minute_ten_display),?
???.minute_one_display(minute_one_display),?
???.second_ten_display(second_ten_display),?
???.second_one_display(second_one_display)
???);
????//數(shù)碼管顯示模塊
???display?i_display(
.clk_1K(clk_1K),
???.minute_ten_display(minute_ten_display),?
???.minute_one_display(minute_one_display),?
???.second_ten_display(second_ten_display),?
???.second_one_display(second_one_display),?
???.segment(segment),?
???.bit_sel(bit_sel)
???);?
endmodule

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