名稱：Quartus直流電機(jī)verilog代碼青創(chuàng)QC-FPGA開發(fā)板

軟件：Quartus

語言：Verilog

代碼功能：

直流電機(jī)控制：

1、可以控制正轉(zhuǎn)、反轉(zhuǎn)、復(fù)位；

2、具有16級調(diào)速開關(guān)，控制速度。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在青創(chuàng)QC-FPGA開發(fā)板驗(yàn)證，青創(chuàng)QC-FPGA開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

整體仿真圖

分頻模塊

Pwm波產(chǎn)生模塊

方向控制模塊

部分代碼展示:

//divdFACTOR--分頻系數(shù)，實(shí)際分頻數(shù)為divdFACTOR*2
//divdWIDTH--分頻計(jì)數(shù)器的位寬，實(shí)際位寬為divdWIDTH+1,該位寬所能表達(dá)的最大值>divdFACTOR
//產(chǎn)生100k的時(shí)鐘
//50分頻,分頻不能太大，否則會(huì)導(dǎo)致前一個(gè)高電平和下一個(gè)高電平接不上，從而導(dǎo)致電機(jī)不能轉(zhuǎn)起來
module?gen_divd(reset,clkin,clkout);
input?reset,clkin;
output?clkout;
parameter?divdWIDTH=7;//分頻計(jì)數(shù)器的位寬，實(shí)際位寬為divdWIDTH+1,該位寬所能表達(dá)的最大值>divdFACTOR
parameter?divdFACTOR=25;//分頻系數(shù)是divdFACTOR*2
reg?clkout;
reg?[divdWIDTH:0]?cnt;
//5MHz計(jì)數(shù)25翻轉(zhuǎn)一次，得到50分頻的輸出，100KHz
always?@?(negedge?reset?or?posedge?clkin)
if(!reset)//復(fù)位
begin
cnt<=0;
clkout<=0;
end
else
begin
cnt<=cnt+1'b1;//計(jì)數(shù)
if(cnt==(divdFACTOR-1))//計(jì)數(shù)25反轉(zhuǎn)一下
begin
cnt<=0;
clkout<=~clkout;//翻轉(zhuǎn)
end?
end
endmodule

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