名稱：Quartus數(shù)字頻率計(jì)verilog代碼仿真

軟件：Quartus

語言：Verilog

代碼功能：

內(nèi)容和要求:

1.設(shè)計(jì)8位10進(jìn)制頻率計(jì)。

2.數(shù)字頻率計(jì)。

3.設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率的頻率計(jì)。

4.測(cè)量的頻率范圍是0~99999Hz。

5.結(jié)果用十進(jìn)制數(shù)顯示。

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演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

整體仿真圖

5.1 分頻模塊

5.2 閘門信號(hào)產(chǎn)生模塊

5.3 計(jì)數(shù)模塊

5.4 運(yùn)算鎖存模塊

5.5 數(shù)碼管顯示模塊

部分代碼展示:

//計(jì)數(shù)模塊
module?count_cal(
input?clk_in,//輸入50K基準(zhǔn)時(shí)鐘
input?signal_in,//待測(cè)頻率輸入
input?doors_open,
output?reg?[31:0]CNT1_buf,//輸出基準(zhǔn)時(shí)鐘計(jì)數(shù)器
output?reg?[31:0]CNT2_buf//輸出待測(cè)頻率計(jì)數(shù)器
);
wire?door_1s;
assign?door_1s=doors_open;
reg?[31:0]?CNT1=32'd0;//基準(zhǔn)時(shí)鐘計(jì)數(shù)器
reg?[31:0]?CNT2=32'd0;//待測(cè)頻率計(jì)數(shù)器
always@(posedge?clk_in)
if(door_1s==1)begin
CNT1<=CNT1+32'd1;//基準(zhǔn)時(shí)鐘計(jì)數(shù)器
end
else?begin
CNT1<=32'd0;
end
always@(posedge?signal_in)
if(door_1s==1)begin
CNT2<=CNT2+32'd1;//待測(cè)頻率計(jì)數(shù)器
end
else?begin
CNT2<=32'd0;
end
always@(posedge?clk_in)
begin
CNT1_buf<=CNT1;//基準(zhǔn)頻率計(jì)數(shù)
CNT2_buf<=CNT2;//待測(cè)頻率計(jì)數(shù)
end
endmodule

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