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基于CrossLink-NX?FPGA的核心板電路設(shè)計(jì)
- 引言
Field Programmable Gate?Array（簡稱，FPGA）于1985年由XILINX創(chuàng)始人之一Ross Freeman發(fā)明，第一顆FPGA芯片XC2064為XILINX所發(fā)明，F(xiàn)PGA一經(jīng)發(fā)明，后續(xù)的發(fā)展速度之快，超出大多數(shù)人的想象，近些年的FPGA，始終引領(lǐng)先進(jìn)的工藝。在通信等領(lǐng)域FPGA有著廣泛的應(yīng)用，通信領(lǐng)域需要高速的通信協(xié)議處理方式，另一方面通信協(xié)議隨時(shí)都在修改，不適合做成專門的芯片，所以能夠靈活改變的功能的FPGA就成了首選。 并行和可編程是FPGA最大的優(yōu)勢。
- 核心板設(shè)計(jì)
今天分享的核心板采用LATTICE公司CrossLink-NX系列的LIFCL-17-7MG121C作為主控制器，特別適合MIPI總線的開發(fā)。核心板采用88個(gè)槽形孔與母板連接，其中GPIO信號54個(gè)，D-PHY信號20個(gè)，電源和地14個(gè)。這款核心板能夠方便用戶對核心板的二次開發(fā)利用。核心板結(jié)構(gòu)尺寸為66(mm)×?54(mm)。整個(gè)開發(fā)系統(tǒng)的結(jié)構(gòu)如圖1所示，核心板布局布線圖如圖2所示。
圖1?核心板結(jié)構(gòu)圖
圖2核心板布局布線圖
2.1主要電路設(shè)計(jì)
2.1.1 FPGA芯片選擇
核心板使用的是LATTICE公司CrossLink-NX系列的FPGA芯片，芯片型號LIFCL-17-7MG121C。速度等級為7，溫度等級為工業(yè)級。此型號為BGA封裝，121個(gè)引腳，引腳間距為0.5mm。LIFCL-17-7MG121C?FPGA的BANK分布如圖3所示，F(xiàn)PGA參數(shù)如表1所示。
圖3 LIFCL-17-7MG121C?FPGA?BANK分布
表1?FPGA參數(shù)表：
| 名稱 | 詳細(xì)參數(shù) |
| 管腳(I/O) | 121 |
| Logic Cells | 17K |
| Embedded Memory (EBR) Blocks (18 Kb) | 24 |
| Embedded Memory (EBR) Bits (Kb) | 432 |
| Distributed RAM Bits (Kb) | 80 |
2.1.2 FPGA BANK接口電平選擇
核心板上對外的BANK分別為BANK3/4/5，這些BANK的IO均支持1.8V/1.2V兩種電平可調(diào)。如果需要更換電平，只需要更換對應(yīng)位置磁珠即可實(shí)現(xiàn)調(diào)整，核心板BANK電平調(diào)節(jié)磁珠位置，如下表所示。
表2?BANK電平調(diào)節(jié)磁珠位號
| FPGA BANK | +1.2V | +1.8V |
| BANK3 | L17 | L18 |
| BANK4 | L13 | L14 |
| BANK5 | L15 | L16 |
2.1.3 QSPI Flash
核心板配有一片128Mbit大小的Quad-SPI Flash芯片，型號為MX25L12835FM2I，它使用3.3V CMOS電壓標(biāo)準(zhǔn)。由于QSPI FLASH的非易失特性，在使用中，它可以存儲FPGA的配置Bin文件以及其它的用戶數(shù)據(jù)文件。
2.1.4 時(shí)鐘電路
MP5659核心板為了準(zhǔn)確適配25MHz的系統(tǒng)晶振。晶振輸出連接到FPGA BANK1 的全局時(shí)鐘，這個(gè)全局時(shí)鐘用來驅(qū)動FPGA 內(nèi)的用戶邏輯電路。該時(shí)鐘源的原理圖如圖4所示。
圖4?時(shí)鐘電路
MP5659核心板板載了一個(gè)8PIN的單排貼片JTAG下載調(diào)試口，方便用戶單獨(dú)調(diào)試FPGA。核心板的JTAG接口連接示意如圖5所示。
圖5?JTAG調(diào)試接口電路圖
MP5659核心板板載了一個(gè)2*7 PIN的雙排貼片F(xiàn)lash下載口，方便用戶將邏輯燒寫到Flash里。核心板的Flash配置接口連接示意如圖6所示。
圖6?Flash配置接口電路圖
核心板集成電源管理，+12V電源輸入通過TI 電源芯片TPS563202 產(chǎn)生+1.0V、+1.2V、+1.8V、+3.3V電壓，為VCC、VCCIO、晶振、FLASH等供電。+1.8V電壓經(jīng)過ETA5050V0S2F轉(zhuǎn)換為LDO_1.0 V直流，為VCCDPHY、VCCPLLDPHY提供1.0V的電壓。+3.3V 電壓經(jīng)過ETA5050V0S2F轉(zhuǎn)換為LDO_1.8V直流，為VCCADPHY、VCCAUX提供1.8V的電壓。核心板供電架構(gòu)如圖7所示。
圖7 電源拓?fù)浣Y(jié)構(gòu)圖
- 總結(jié)
通過以上描述，我們能夠清晰看到這個(gè)核心板所含有的接口和功能。這款核心板的槽形孔擴(kuò)展出了54個(gè)IO，其中BANK3、BANK4、BANK5的全部IO的電平可以通過更換核心板上的磁珠來修改，滿足用戶對+1.2V、+1.8V電平接口的需求；另外核心板也擴(kuò)展出了8對D-PHY接口。而且IO連接部分，同一個(gè)BANK管腳到連接器接口之間走線做了等長和差分處理，對于二次開發(fā)來說，非常適合。查看詳情
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