• 從電路到verilog | 編程綜合運(yùn)用，不得不從DDS的實(shí)例說(shuō)起

  實(shí)際上說(shuō)道上一講，老衲就可以體面撤退了。該說(shuō)的都說(shuō)了，細(xì)枝末節(jié)嘛，也不適合講座這種短篇幅的東西來(lái)表現(xiàn)?？墒抢仙岵坏么蠹野。▽?shí)際上是舍不得出場(chǎng)費(fèi)），所以湊個(gè)整兩個(gè)九講。話(huà)說(shuō)回來(lái)，“九”這個(gè)數(shù)字一向與武林有關(guān)：《九陰真經(jīng)》、《九陽(yáng)真經(jīng)》還有降龍2×9掌……

  加菲

  10

  1評(píng)論

  2016/08/30

  電路 verilog
• 從電路到verilog | 欲要系統(tǒng)能跑起，仿真驗(yàn)證是真諦

  數(shù)字邏輯系統(tǒng)的設(shè)計(jì)實(shí)際上包含兩個(gè)相關(guān)又獨(dú)立的領(lǐng)域：設(shè)計(jì)與測(cè)試。這套書(shū)重點(diǎn)是設(shè)計(jì)，因?yàn)槔像膶?duì)于測(cè)試不在行，所謂“藏拙”者也。但是完全不介紹測(cè)試也不成：這樣設(shè)計(jì)出來(lái)的代碼不知道對(duì)錯(cuò)了。所以，今晚給大伙兒講點(diǎn)皮毛。

  加菲

  10

  2016/08/23

  電路 verilog
• 從電路到Verilog | IP設(shè)計(jì)可企及，宏和參數(shù)只是為了合并同類(lèi)模塊

  老衲第一次學(xué)習(xí)Verilog語(yǔ)言，基本就到前面幾講的程度，頂多加上了解`define宏定義。于是對(duì)于能設(shè)計(jì)IP核的人，那是佩服的五體投地，如黃河泛濫一發(fā)不可收拾。直到Verilog 2001出了參數(shù)（parameter）和生成塊（generate）功能，做IP核就成了人人可以掌握的技能了。對(duì)頭，下面老僧就和施主們講這些內(nèi)容。

  加菲

  34

  1評(píng)論

  2016/08/16

  電路 電路設(shè)計(jì)
• 從電路到Verilog | 熟讀語(yǔ)言要素，不會(huì)編程也懂verilog

  前面不知道施主們感覺(jué)到?jīng)]有，老僧一直在把大伙兒從電路往Verilog語(yǔ)言上拉。這才是正路，很多人卻不曉得，可悲啊。

  加菲

  16

  1評(píng)論

  2016/08/09

  電路 verilog
• 從電路到Verilog | 數(shù)字電路設(shè)計(jì)：有理論、有電路、有代碼“三位一體”

  書(shū)接上文，前面給大家介紹了時(shí)序邏輯電路的基本知識(shí)和代碼寫(xiě)法。今天的講座更精彩，講數(shù)字電路設(shè)計(jì)的三種常用模式，有理論、有電路、有代碼“三位一體”。

  加菲

  22

  2評(píng)論

  2016/08/02

  電路 電路設(shè)計(jì)
• 從電路到Verilog | Verilog不難學(xué)，聊聊時(shí)序邏輯那些事兒

  施主們辛苦了，學(xué)習(xí)語(yǔ)言一貫是一個(gè)苦差事。學(xué)Verilog還算好的，到底還是人工語(yǔ)言，有規(guī)律，還有《數(shù)字電子技術(shù)》這門(mén)課墊底（沒(méi)學(xué)好這門(mén)功課的同學(xué)----學(xué)好與否，與您老的考試成績(jī)無(wú)關(guān)----趕快回去找本教材好好看看）。如果是學(xué)習(xí)自然語(yǔ)言，那就更麻煩了。除了記憶還是記憶，這就是學(xué)習(xí)的規(guī)律，沒(méi)有捷徑的。

  加菲

  31

  1評(píng)論

  2016/07/26

  電路 verilog
• Verilog語(yǔ)言：還真的是人格分裂的語(yǔ)言

  人有雙重人格，或者叫人格分裂，那么語(yǔ)言呢？Verilog語(yǔ)言還真的是人格分裂的語(yǔ)言。前回書(shū)已經(jīng)說(shuō)到了，不能簡(jiǎn)單地把wire類(lèi)型映射為組合邏輯，同時(shí)把reg類(lèi)型映射為時(shí)序邏輯。事實(shí)上，這兩個(gè)概念會(huì)交叉的。也就是說(shuō)，wire類(lèi)型極可能被綜合為組合邏輯也可能綜合為時(shí)序邏輯，reg類(lèi)型也是這樣。

  加菲

  21

  1評(píng)論

  2016/07/19

  verilog verilog傳奇
• 數(shù)字邏輯不容小窺，電路門(mén)一統(tǒng)江湖

  實(shí)際上，HDL語(yǔ)言肯定要比《玩轉(zhuǎn)IP core》或者《IP核芯志》（業(yè)界著名的和尚書(shū)）這樣的講系統(tǒng)設(shè)計(jì)的書(shū)來(lái)的基礎(chǔ)。按照從簡(jiǎn)單到復(fù)雜的思想，應(yīng)該先說(shuō)說(shuō)Verilog方為合適。當(dāng)年老衲也是低估了搞笑的吶喊的先知（jiaoshou）們的毀人不倦，覺(jué)得“語(yǔ)言嘛，應(yīng)該會(huì)的了”。結(jié)果坊間出現(xiàn)了不少C Style的和尚書(shū)的實(shí)現(xiàn)，老夫就出離憤怒了：是可

  加菲

  16

  2016/07/12

  電路 verilog傳奇
• Verilog編程無(wú)法一蹴而就，語(yǔ)言層次講究“名正則言順”

  雖然這是一個(gè)浮躁的社會(huì)，充滿(mǎn)著一夜暴富的神話(huà)，但是學(xué)習(xí)技術(shù)真的很少存在所謂的捷徑。這么說(shuō)吧，至少貧僧還沒(méi)有那個(gè)本事，完成“三周精通某某某”的本領(lǐng)。如果有聽(tīng)眾還要速成，某家不得不說(shuō)您老這票錯(cuò)了。小本經(jīng)營(yíng)，概不退票啊。急于見(jiàn)到代碼的“傻弟弟”們，實(shí)際上屬于信心缺失的毛病。和不做系統(tǒng)、結(jié)構(gòu)設(shè)計(jì)就直接上coding一樣，根本不是“藝高人膽大”，而

  加菲

  30

  3評(píng)論

  2016/07/05

  verilog verilog傳奇
• 溫故而知新：從電路里來(lái)，到Verilog里去！

  自打說(shuō)了《玩轉(zhuǎn)IP Core》和寫(xiě)了《IP核芯志》之后，老衲就沉淪了，沉迷于“秋風(fēng)功”修煉。俗話(huà)說(shuō)：“坐吃山空”，見(jiàn)到荷包漸漸干癟，和尚我不得不再次出山了。施主們多多捧場(chǎng)為好。本想說(shuō)說(shuō)理論的事情，奈何在下道行還淺，就只得簡(jiǎn)單的講講Verilog語(yǔ)言這個(gè)事情了，大伙兒見(jiàn)諒。

  加菲

  32

  4評(píng)論

  2016/06/28

  電路 verilog

正在努力加載...