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從電路到verilog | 編程綜合運用，不得不從DDS的實例說起
實際上說道上一講，老衲就可以體面撤退了。該說的都說了，細枝末節(jié)嘛，也不適合講座這種短篇幅的東西來表現(xiàn)。可是老僧舍不得大家?。▽嶋H上是舍不得出場費），所以湊個整兩個九講。話說回來，“九”這個數(shù)字一向與武林有關：《九陰真經(jīng)》、《九陽真經(jīng)》還有降龍2×9掌……

加菲

10

1評論

2016/08/30

電路 verilog
從電路到verilog | 欲要系統(tǒng)能跑起，仿真驗證是真諦
數(shù)字邏輯系統(tǒng)的設計實際上包含兩個相關又獨立的領域：設計與測試。這套書重點是設計，因為老衲對于測試不在行，所謂“藏拙”者也。但是完全不介紹測試也不成：這樣設計出來的代碼不知道對錯了。所以，今晚給大伙兒講點皮毛。

加菲

10

2016/08/23

電路 verilog
從電路到Verilog | IP設計可企及，宏和參數(shù)只是為了合并同類模塊
老衲第一次學習Verilog語言，基本就到前面幾講的程度，頂多加上了解`define宏定義。于是對于能設計IP核的人，那是佩服的五體投地，如黃河泛濫一發(fā)不可收拾。直到Verilog 2001出了參數(shù)（parameter）和生成塊（generate）功能，做IP核就成了人人可以掌握的技能了。對頭，下面老僧就和施主們講這些內(nèi)容。

加菲

35

1評論

2016/08/16

電路電路設計
從電路到Verilog | 熟讀語言要素，不會編程也懂verilog
前面不知道施主們感覺到?jīng)]有，老僧一直在把大伙兒從電路往Verilog語言上拉。這才是正路，很多人卻不曉得，可悲啊。

加菲

16

1評論

2016/08/09

電路 verilog
從電路到Verilog | 數(shù)字電路設計：有理論、有電路、有代碼“三位一體”
書接上文，前面給大家介紹了時序邏輯電路的基本知識和代碼寫法。今天的講座更精彩，講數(shù)字電路設計的三種常用模式，有理論、有電路、有代碼“三位一體”。

加菲

22

2評論

2016/08/02

電路電路設計

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