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類型

電路方案

FPGA 數(shù)碼管
 數(shù)字鐘VHDL電子時(shí)鐘DE1-SOC開發(fā)板數(shù)字時(shí)鐘報(bào)時(shí)

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/12 09:24

834
FPGA verilog
辯論賽控制器DE0-CV開發(fā)板verilog答辯計(jì)時(shí)

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/12 08:07

444
FPGA verilog
DE1-SOC板電子密碼鎖4位數(shù)字密碼鎖verilog數(shù)碼管顯示

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/11 13:18

446
FPGA 數(shù)碼管
 8位二進(jìn)制硬件乘加器VHDL代碼 DE0開發(fā)板KX-CDS-CV5實(shí)驗(yàn)箱

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/11 11:21

461
FPGA verilog
交通燈帶左轉(zhuǎn)指示燈DE1開發(fā)板紅綠燈夜間閃爍verilog代碼

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/11 08:20

410
FPGA 按鍵控制器
 DE0-lite乒乓球游戲乒乓球VHDL代碼

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/10 09:08

565
FPGA 波形發(fā)生器
 3路SPWM波形正弦波脈寬調(diào)制VHDL代碼仿真

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/08 08:28

544
FPGA 波形發(fā)生器
 SPWM波發(fā)生器VHDL語言正弦波脈寬調(diào)制quartus仿真

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/08 08:12

618
FPGA 波形發(fā)生器
 SPWM發(fā)生器VHDL正弦波脈寬調(diào)制頻率相位可調(diào)仿真

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/07 15:32

1004
FPGA CPU
簡單8位CPU設(shè)計(jì)verilog微處理器

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

05/07 13:34

836
FPGA 溫度傳感器
 DS18B20溫度傳感器VHDL數(shù)碼管顯示DE2-115開發(fā)板

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

04/30 16:40

835
FPGA 數(shù)碼管
 LFSR線性反饋移位寄存器DE1-SOC開發(fā)板Verilog代碼

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

04/30 15:17

399
FPGA verilog
彈球游戲VGA顯示DE1-SoC開發(fā)板Verilog乒乓球小球游戲

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

04/30 15:04

376
FPGA vhdl
交通燈圖像VGA顯示DE1-SoC開發(fā)板紅綠燈VHDL設(shè)計(jì)報(bào)告

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

04/30 13:22

623
FPGA vhdl
貪吃蛇游戲DE1SOC開發(fā)板VGA貪食蛇游戲VHDL

FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

04/30 13:06

438

文章

FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之：編譯及仿真工程
可以使用Quartus II Simulator在工程中仿真任何設(shè)計(jì)。根據(jù)所需的信息類型，可以進(jìn)行功能仿真以測試設(shè)計(jì)的邏輯功能，也可以進(jìn)行時(shí)序仿真。在目標(biāo)器件中測試設(shè)計(jì)的邏輯功能和最壞情況下的時(shí)序，或者采用Fast Timing模型進(jìn)行時(shí)序仿真，在最快的器件速率等級上仿真盡可能快的時(shí)序條件。

華清遠(yuǎn)見

2013/08/26

FPGA 仿真
FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之：約束及配置工程
設(shè)計(jì)好工程文件后，首先要進(jìn)行工程的約束。約束主要包括器件選擇、管腳分配及時(shí)序約束等。時(shí)序約束屬于較為高級的應(yīng)用，通過時(shí)序約束可以使工程設(shè)計(jì)文件的綜合更加優(yōu)化。下面對這幾種約束方式進(jìn)行介紹。

華清遠(yuǎn)見

1

2013/08/26

FPGA Quartus II
FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之： LogicLock邏輯鎖定工具使用技巧
邏輯鎖定方法學(xué)（LogicLock Methodology）內(nèi)容就是在設(shè)計(jì)時(shí)采用邏輯鎖定的基于模塊設(shè)計(jì)流程（LogicLock block-based design flow），來達(dá)到固定單模塊優(yōu)化的目的。這種設(shè)計(jì)方法學(xué)中第一次引入了高效團(tuán)隊(duì)合作方法：它可以讓每個(gè)單模塊設(shè)計(jì)者獨(dú)立優(yōu)化他的設(shè)計(jì)，并把所用資源鎖定。

華清遠(yuǎn)見

1

2013/08/26

FPGA Quartus II
FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之： SignalTap II在線邏輯分析儀的使用方法
隨著設(shè)計(jì)復(fù)雜度的增加，傳統(tǒng)的設(shè)計(jì)驗(yàn)證方法需要其他技術(shù)和工具的補(bǔ)充，因?yàn)檫@些可編程芯片系統(tǒng)（SOPC）進(jìn)行完全的真實(shí)模擬是不可在適當(dāng)?shù)臅r(shí)間內(nèi)完成。而且，設(shè)計(jì)規(guī)模的陡增必然需要新的工具來觀察已編程期間的內(nèi)部操作。

華清遠(yuǎn)見

1

2013/08/26

FPGA Quartus II
FPGA設(shè)計(jì)開發(fā)軟件Quartus II的使用技巧之：典型實(shí)例-SignalTap II功能演示
本節(jié)旨在通過給定的工程實(shí)例——“正弦波發(fā)生器”來熟悉Altera Quartus II高級調(diào)試功能SignalTap II和Intent Memory Content Editor的使用方法。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)。在本節(jié)中，將主要講解下面知識點(diǎn)。

華清遠(yuǎn)見

2

2013/08/26

FPGA Quartus II

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