西門子宣布收購 Excellicon 公司，將該公司用于開發(fā)、驗(yàn)證及管理時(shí)序約束的軟件納入西門子EDA的產(chǎn)品組合。此次收購將幫助西門子提供實(shí)施和驗(yàn)證流程領(lǐng)域的創(chuàng)新方法，使系統(tǒng)級(jí)芯片 (SoC) 設(shè)計(jì)人員能夠優(yōu)化功耗、性能和面積 (PPA)，加快設(shè)計(jì)速度，增強(qiáng)功能約束和結(jié)構(gòu)約束的正確性，提高生產(chǎn)效率，彌合當(dāng)前工作流程中的關(guān)鍵差距。 隨著設(shè)計(jì)復(fù)雜度的不斷提升，系統(tǒng)級(jí)芯片 (SoC) 的設(shè)計(jì)也在發(fā)生快速

RTL ?designer面臨的重大挑戰(zhàn)之一是預(yù)先識(shí)別完整的timing?exceptions。這成為復(fù)雜設(shè)計(jì)中的一個(gè)迭代過程，傳統(tǒng)是基于時(shí)序報(bào)告中的關(guān)鍵路徑或故障路徑分析來識(shí)別額外的timing?exceptions。

邏輯綜合是將較高抽象級(jí)別的設(shè)計(jì)（RTL）轉(zhuǎn)化為可實(shí)現(xiàn)的較低的抽象層級(jí)的設(shè)計(jì)的過程。就是將RTL轉(zhuǎn)化成門極網(wǎng)表的過程。

本文我們介紹下Xilinx SelectIO資源內(nèi)部IDELAYE2資源應(yīng)用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信號(hào)通過引腳進(jìn)入芯片內(nèi)部之前，進(jìn)行延時(shí)調(diào)節(jié)，一般高速端口信號(hào)由于走線延時(shí)等原因，需要通過IDELAYE2原語對數(shù)據(jù)做微調(diào)，實(shí)現(xiàn)時(shí)鐘與數(shù)據(jù)的源同步時(shí)序要求。

今天給大俠帶來Xilinx FPGA編程技巧之常用時(shí)序約束詳解，話不多說，上貨。為了保證成功的設(shè)計(jì)，所有路徑的時(shí)序要求必須能夠讓執(zhí)行工具獲取。最普遍的三種路徑以及異常路徑為：