• Verilog HDL基礎(chǔ)之：數(shù)據(jù)類型和運(yùn)算符

  Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲存和傳送元素的。在本書中，我們先只介紹4個最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。

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  2024/08/21

  verilog verilog hdl
• verilog HDL基礎(chǔ)之：實例3 數(shù)字跑表

  本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來實現(xiàn)，本實例只給出數(shù)字跑表的實現(xiàn)過程。讀者還可以通過增加小時的計時功能，實現(xiàn)完整的跑表功能。

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  1

  2013/08/21

  verilog 計數(shù)器
• Verilog HDL基礎(chǔ)之：時序邏輯電路

  在Verilog HDL語言中，時序邏輯電路使用always語句塊來實現(xiàn)。

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  2013/08/21

  電路 verilog
• Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介

  Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進(jìn)行各種級別的邏輯設(shè)計，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。

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  2013/08/21

  verilog vhdl
• Verilog HDL基礎(chǔ)之：賦值語句和塊語句

  在Verilog HDL語言中，信號有兩種賦值方式：非阻塞賦值方式和阻塞賦值方式。塊語句通常用來將兩條或多條語句組合在一起，使其在格式上看更像一條語句。塊語句有兩種：一種是begin_end語句，通常用來標(biāo)識順序執(zhí)行的語句，用它來標(biāo)識的塊稱為順序塊；另一種是fork_join語句，通常用來標(biāo)識并行執(zhí)行的語句。

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  2013/08/21

  verilog verilog hdl
• Verilog HDL基礎(chǔ)之：程序基本結(jié)構(gòu)

  Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。

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  2013/08/20

  verilog 數(shù)字邏輯電路
• Verilog HDL基礎(chǔ)之：實例4 PS/2接口控制

  本實例通過Verilog編程實現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實現(xiàn)對鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來，或者通過RS-232在PC機(jī)上的超級終端上顯示出來。

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  2013/08/20

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• Verilog HDL基礎(chǔ)之：程序設(shè)計經(jīng)驗（獨家）

  對于Verilog HDL的初學(xué)者，經(jīng)常會對語法中的幾個容易混淆的地方產(chǎn)生困惑。本文列出幾個常見問題和解決它們的小竅門。

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  2013/08/20

  verilog verilog hdl
• Verilog HDL基礎(chǔ)之：與C語言的區(qū)別與聯(lián)系（獨家）

  Verilog HDL基礎(chǔ)之：與C語言的區(qū)別與聯(lián)系。C語言很靈活，查錯功能強(qiáng)，還可以通過PLI（編程語言接口）編寫自己的系統(tǒng)任務(wù)直接與硬件仿真器（如Verilog-XL）結(jié)合使用。C語言是目前世界上應(yīng)用最為廣泛的一種編程語言，因而C程序的設(shè)計環(huán)境比Verilog HDL更完整。

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  2013/08/20

  c語言 verilog
• Verilog HDL基礎(chǔ)之：組合邏輯電路的實現(xiàn)(原創(chuàng))

  Verilog HDL基礎(chǔ)之：組合邏輯電路的實現(xiàn)。數(shù)字邏輯電路分為兩種，分別是組合邏輯與時序邏輯。組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)（有延時），與電路的原始狀態(tài)無關(guān)的邏輯電路。時序邏輯：輸出不只是當(dāng)前輸入的邏輯電平的函數(shù)，還與電路目前所處的狀態(tài)有關(guān)。

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  2013/08/20

  電路 verilog
• Verilog HDL基礎(chǔ)之：條件語句

  Verilog HDL基礎(chǔ)之if語句是用來判定所給定的條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定執(zhí)行給出的兩種操作之一。Verilog HDL語言提供了3種形式的if語句。case語句是一種多分支選擇語句，if語句只有兩個分支可供選擇，而實際問題中常常需要用到多分支選擇。Verilog語言提供的case語句直接處理多分支選擇。

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  2013/08/20

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• Verilog HDL基礎(chǔ)之：其他常用語句

  Verilog HDL常用的其他語句有：循環(huán)語句、結(jié)構(gòu)說明語句等。

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  2013/08/20

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