描述

該參考設(shè)計(jì)和相關(guān)的示例 Verilog 代碼可用作將 Altera FPGA 連接到德州儀器 (TI) 高速 LVDS 接口模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 的起點(diǎn)。其中說(shuō)明了固件實(shí)施并介紹了所需的計(jì)時(shí)限制。

特性

該設(shè)計(jì)僅為固件，并進(jìn)行了詳細(xì)論述以幫助理解

示例 Verilog 代碼是 FPGA 連接到高速數(shù)據(jù)轉(zhuǎn)換器應(yīng)用的簡(jiǎn)單起點(diǎn)

該設(shè)計(jì)可輕松擴(kuò)展到其他 TI 高速數(shù)據(jù)轉(zhuǎn)換器

ADC 和 DAC 部分是分開的，以防只需使用其中一個(gè)

詳細(xì)介紹了有關(guān) DAC 和 ADC 的接口計(jì)時(shí)限制

已使用現(xiàn)成的 TI EVM 對(duì)固件進(jìn)行了測(cè)試