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FPGA verilog
簡易交通燈不帶倒計時VIVADO紅綠燈verilog代碼

FPGA代碼設(shè)計學(xué)習(xí)資料

05/14 09:38

352
FPGA vhdl
羽毛球記分牌設(shè)計VHDL代碼VIVADO仿真

FPGA代碼設(shè)計學(xué)習(xí)資料

05/13 15:32

656
FPGA verilog
串行數(shù)據(jù)通信系統(tǒng)設(shè)計Verilog代碼VIVADO仿真

FPGA代碼設(shè)計學(xué)習(xí)資料

05/13 15:09

399
FPGA vhdl
基于FPGA的三位數(shù)的非負加法器設(shè)計VHDL代碼VIVADO仿真

FPGA代碼設(shè)計學(xué)習(xí)資料

05/13 13:03

1163
FPGA verilog
VIVADO售貨機verilog代碼Nexys4開發(fā)板

FPGA代碼設(shè)計學(xué)習(xí)資料

05/13 09:33

455
FPGA 數(shù)碼管
 學(xué)號滾動顯示verilog代碼vivado軟件ego1開發(fā)板

FPGA代碼設(shè)計學(xué)習(xí)資料

05/13 07:56

346
FPGA 數(shù)碼管
 vivado數(shù)字密碼鎖verilog帶詳細設(shè)計報告ego1開發(fā)板驗證

FPGA代碼設(shè)計學(xué)習(xí)資料

05/12 15:29

516
FPGA 數(shù)碼管
 VIVADO數(shù)字式秒表設(shè)計Basys3開發(fā)板Verilog代碼

FPGA代碼設(shè)計學(xué)習(xí)資料

05/12 15:05

343
FPGA verilog
溫濕度傳感器DHT11通過串口UART輸出verilog語言Basys3

FPGA代碼設(shè)計學(xué)習(xí)資料

05/12 13:39

652
FPGA 數(shù)碼管
 羽毛球計分器Basys3開發(fā)板VHDL代碼帶設(shè)計報告

FPGA代碼設(shè)計學(xué)習(xí)資料

05/12 13:18

481
FPGA verilog
基于EGO1開發(fā)板的紅綠燈交通燈設(shè)計verilog

FPGA代碼設(shè)計學(xué)習(xí)資料

05/09 11:00

399
FPGA 溫度傳感器
 Nexys4開發(fā)板的溫度顯示ADT7420傳感器verilog代碼

FPGA代碼設(shè)計學(xué)習(xí)資料

05/09 10:45

543
FPGA verilog
EEPROM測試試驗設(shè)計Verilog代碼VIVADO ARTIX-7開發(fā)板

FPGA代碼設(shè)計學(xué)習(xí)資料

05/08 10:59

682
FPGA verilog
VIVADO軟件DDS信號發(fā)生器Verilog語言的任意波形發(fā)生器

FPGA代碼設(shè)計學(xué)習(xí)資料

05/08 09:23

667
FPGA verilog
正弦波脈寬調(diào)制SPWM波形發(fā)生器verilog語言basys3開發(fā)板

FPGA代碼設(shè)計學(xué)習(xí)資料

05/07 15:09

689

文章

基于FPGA的電子琴設(shè)計Verilog代碼VIVADO 硬木課堂開發(fā)板
名稱：基于FPGA的電子琴設(shè)計Verilog代碼VIVADO 硬木課堂開發(fā)板

FPGA代碼設(shè)計學(xué)習(xí)資料

887

04/03 08:37

verilog vivado
vivado和modelsim的版本匹配說明
ModelSim是Mentor公司的語言仿真器，支持Windows和Linux系統(tǒng)，是單一內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、單一內(nèi)核仿真，不僅編譯仿真速度業(yè)界最快、編譯的代碼與平臺無關(guān)，而且便于保護IP核。它還提供了友好的調(diào)試環(huán)境，具有個性化的圖形界面和用戶接口，為用戶加快調(diào)試提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。

郝旭帥電子設(shè)計團隊

3549

03/19 09:05

vivado ModelSim
Vivado里如何把emacs設(shè)為默認編輯器
習(xí)慣了用linux下emacs寫代碼，最近換到了windows下開發(fā)fpga，也想用emacs，怎么辦呢？原來在Vivado IDE里就可以設(shè)置，但也有一些注意事項。

陳鋒

899

03/06 13:30

vivado 編輯器
基于 FPGA Vivado 的數(shù)字鐘設(shè)計（附源工程）
今天給大俠帶來基于 FPGA Vivado 的數(shù)字鐘設(shè)計，開發(fā)板實現(xiàn)使用的是Digilent basys 3。話不多說，上貨。本篇掌握基于diagram的Vivado工程設(shè)計流程，學(xué)會使用IP集成器，添加 IP 目錄并調(diào)用其中的IP。本篇實現(xiàn)了一個簡單的數(shù)字鐘，能實現(xiàn)計時的功能。由于數(shù)碼管只有4位，因此本數(shù)字鐘只能計分和秒。本系統(tǒng)的邏輯部分主要由74系列的IP構(gòu)成。

FPGA技術(shù)江湖

3841

2024/12/23

vivado 數(shù)字鐘
FPGA開源項目，應(yīng)該怎么找？
今天給大俠帶來在FPGA技術(shù)交流群里平時討論的問題答疑合集（十九），以后還會多推出本系列，話不多說，上貨。Q：想找一些fpga的開源項目，應(yīng)該怎么找，或者說那些開源網(wǎng)站上，我怎么接開源項目，我能做什么？

FPGA技術(shù)江湖

3774

2024/09/30

FPGA vivado

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